Re: SAQ: Teiler für Überlagerungsoszillator (Direktmischer, Abwärtsmischer)
Hallo Jens, ja, die Verzögerungszeiten passen ungefähr zu dem Verhalten mit den Teilerfaktoren. Die Datenblattwerte sind natürlich keine exakten und sind immer als Bereich angegeben. Aber die Größenordnung wird sicher passen. Die von Dir angegebenen Frequenzbereiche enthalten noch Fehler, oder?
Zur Veranschaulichung habe ich noch ein Bild gebastelt, aus dem hervorgehen soll, wie durch die zeitliche Verschiebung unter den Flipflops die "Gleichzeitigkeit" der H-Stati verlorengeht und somit der Reset-Start im Extremfall um einen Takt verschoben wird.
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Re: SAQ: Teiler für Überlagerungsoszillator (Direktmischer, Abwärtsmischer)
Hallo Dieter, Die Messung braucht nicht so genau zu sein, weil der Teiler ja immer ganzzahlig sein muss und der Unterschiede deutlich sind:
4002,94 kHz mit einem Teiler 233 ergeben 17,1800 kHz 3985,76 kHz mit einem Teiler 232 ergeben 17,1800 kHz.
Ein Teilproblem ist die einfache Diodenlogik: Wenn die entsprechenden Ausgänge auf H-Pegel gehen, wird die RC-Konstante des 3k3 -Widerstandes und die Kapazitäten von Dioden und MR-Eingang wirksam.
Möglicherweise ist ein Lösungsansatz, mit einem 4-fach-NAND-Baustein dafür zu sorgen, dass ein Reset definiert erst mit dem nachfolgenden H-Pegel des Taktes erfolgen kann und nicht "willkürlich"
So verstehe ich derzeit den Begriff "asynchroner Reset": er erfolgt "sofort", wenn der Baustein den H-Pegel am MR-Eingang erkennt.
So ist meine Vorstellung:
Die Ausgänge werden gesetzt, und zwar wenn der Takt von H auf L geht (abfallende Flanke). Das geschieht mit der Verzögerung des Bausteines, eine weitere Verzögerung geschieht durch die Diodenlogik.
Mein SCL4060BE mit dem 4 MHZ-Quarz muss während des folgenden L-Pegels des Taktes: -Am MR-Eingang die Schwellspannung erreichen, damit der Baustein einen Reset durchführen kann. -Den Reset durchführen -Den notwendigen L-Pegel am MR erreichen, damit der Zähler wieder startet. -Den schon anstehenden Takt-H-Pegel zählen. Offensichtlich wird zu diesem Zeitpunktunkt bei 9 Volt Betriebsspannung der Takt-H schon nicht mehr erkannt.
Mir kam nun die Idee, den "unsicheren" Takt ganz zu verschenken und über Verknüpfung dafür zu sorgen, dass erst dann ein Signal auf MR gegeben wird, wenn der Takt wieder auf H geht, denn bei der ansteigenden Flanke bleibt der Zustand der Ausgänge noch stabil.
Dann würde der MR während des anstehenden Takt-H durchgeführt
Dazu kommt, dass die abfallende Flanke in der gegenwärtigen Schaltung am MR-Eingang sehr viel steiler ist als die ansteigende, denn hier gehen nach Reset alle Ausgänge mit allen Dioden gegen L ("null Volt")
Werde das zu späterer Zeit mal testen und einige 4040 und 4-fach-Nand DIL-Käferchen bestellen. Eine 2-Käfer-Schaltung wäre für mich auch noch ok, wenn dadurch Nachbausicherheit gewährleistet ist.
Der 4040 ist mir jetzt lieber als der 4060, da man alle Ausgänge hat und kein Reset des Oszillator-Teils erfogt, denn der muss dann extern gemacht werden. Es stehen so auch einige Quarze unter 3 MHz zur Verfügung, mit denen man gut arbeiten kann.
Nachtrag: Da mit dem SCL4060 bei höherer Versorgungsspannung und 4 MHz korrekte Zählung erfolgte, soll erstmal versucht werden, mit der HC bzw. HCT-Serie (6Volt) weiterzukommen, der 2-fach Binärzähler HC393 ist im Bestand.
Re: SAQ: Teiler für Überlagerungsoszillator (Direktmischer, Abwärtsmischer)
Hallo Jens,
wenn es beim Teilerfaktor 232 bleiben soll, würde ich das Problem drastisch entschärfen:
Der Faktor hat ja noch den Faktor 8 in sich, deswegen könnte man entweder einen 2-3 Teiler durch zwei vorschalten oder die Quarzfrequenz z. B. vierteln. Das relativiert die Laufzeiten in Bezug auf Taktzeiten und macht die Taktung sicherer. Die I2C-Charakteristik des künstlichen UND-Gatters aus Dioden würde kein Problem mehr darstellen. Natürlich könnte man immer noch stattdessen ein wie immer geformtes UND-Gatter verwenden, muss man aber nicht. Der Vergleich mit dem Referenzgenerator ist in Ordnung (meine Messungen mit der Periodendauer per Cursor ist nicht genau genug). Dein Vorschlag mit dem H-Übergang des drauffolgenden Taktes zu gehen leuchtet mir so auf die Schnelle nicht ein, ich würde denken, das verzögert nochmals um eine Taktzeit und somit geht die Vergrößerung des Teilerfaktors einher.
Ich muss mal schauen, ob ich nicht auch noch ein 1-MHz-Quarz habe, vom 4040 habe ich jedenfalls noch einige Stück verfügbar. (Von den Dioden reden wir gar nicht erst.)
Re: SAQ: Teiler für Überlagerungsoszillator (Direktmischer, Abwärtsmischer)
Hallo Dieter,
Es hat sich gezeigt, dass nicht die "Diodenlogik" das Problem ist, sondern die Geschwindigkeit des verwendeten SCL4060BE-Bausteins.
Für ein SAQ-Röhrenprojekt wurde jetzt nämlich mal einen Baustein verwendet, der noch rumlag: Der HC393. Zwei unabhängige Binärzähler, die daher hintereinandergeschaltet werden mussten.
"Worst case"-Fall: Wenn zuletzt der 1Q0-Ausgang auf H geht, sind alle anderen vom vorhergehenden Takt ja bereits auf H, so dass die Kapazität von 7 Dioden wirksam ist. Dazu kommt hier die Eingangskapazität der beiden MR-Eingänge, die der 3k3-Widerstand auch noch bedienen muss. Trotzdem funktionierte die Schaltung ohne Probleme, getestet wurde mit Signalgenerator bis 10 MHz, darüber hinaus braucht man nicht zu gehen: Es sind genug Quarzfrequenzen bis 7 MHz verfügbar, dass sich immer einer findet, der sich auf die gewünschte Frequenz ziehen lässt.
Was die Dioden betrifft, werde ich bei schnellen Schottky-Dioden bleiben, weil man da noch etwas mehr Sicherheit hat was den L-Pegel betrifft.
Es bleiben auch noch NAND-Gatter des HC00-4-fach-NAND-Bausteins frei, so dass der Ausgang 2Q3 ("Q7") entkoppelt ausgegeben werden kann.
Da genau ein Ausgang fehlt, um bis 512 zählen zu können, wird man aber nicht den HC393 verwenden, sondern den 74HC4040.
Der macht gamäß Datenblatt mindestens 30 MHz Takt, der bisher verwendete SCL4040BE ist mit 6 MHz angegeben.
Die Schwingschaltung mit dem HC00 scheint unkritisch zu sein, ab 2 Volt Betriebsspannung geht's los. Die Schwingfrequenz kann minimal gezogen werden, nach unten kann es aber passieren, dass die Frequenz springt.
Nachtrag 2024-05-02 Laut Internet kann ein HCMOS Ausgang mit 4 mA belastet werden, der Pull-up-Widerstand deshalb auf 2,2 kOhm verringert für kleinere Zeitkonstatante.
Getestet wurde dann nochmal mit Oberwellen-Quarzen im Glasgehäuse, sie kamen in der Schaltung in ihrer Grundwelle zum Schwingen. Die höchste getestete Frequenz war 17,367 MHz, zum 22k Serien-Widerstand wurde ein 10 kOhm parallel geschaltet, C1 uns C2 wurden von einem 2-fach UKW-Drehko gebildet.
Die Zählung wurde einmal mit dem Teiler 255 durchgeführt und zur Kontrolle mit dem Teiler 256 (MR auf Masse gelegt). Es könnte daher gut sein, dass die Schaltung sogar bis 12 MHz mit dem HC4040 verwendbar ist.
Re: SAQ: Teiler für Überlagerungsoszillator (Direktmischer, Abwärtsmischer)
Hallo, Dieter schrieb:
Zitieren:deswegen könnte man entweder einen 2-3 Teiler durch zwei vorschalten oder die Quarzfrequenz z. B. vierteln. Das relativiert die Laufzeiten in Bezug auf Taktzeiten und macht die Taktung sicherer. Die I2C-Charakteristik des künstlichen UND-Gatters aus Dioden würde kein Problem mehr darstellen.
Das leuchtet ein: Wenn kein Reset des Bausteines erfolgt, kann er als Vorteiler mit maximaler Zählfrequenz laufen.
Es lagen noch Quarze im Glasgehäuse rum, für die es nicht so recht eine Verwendung gab. Es scheinen Oberwellen-Quarze zu sein, die eigentlich auf der 3-fachen Frequenz schwingen sollen. Hersteller Marconi, wohl Anfang der 1960er Jahre.
Passend mit der neuen Schaltung war u.a. der 16,655 MHz-Quarz. Aus dem Testaufbau ist mit einem zusätzlichen 74HC393 ein SAQ-Überlagerer für 200 Hz Hörton geworden, 17,0000 kHz Frequenz erfordern den Teilungs-Faktor 980, es wird erst durch 4 geteilt, so dass die Diodenlogik "nur" 4,xxx MHz machen muß. Danach nochmal durch 245:
Das Quarzplättchen ist hauchdünn geschliffen, das Hochziehen des Quarzes kostete einige Versuche und gelang nur mit einem Serienschwingkreis, um den Quarz um den Faktor 1,0003 hochzuziehen. "Bastlermurks", wiel die Kompensation der Halterungs-Kapazität mittels Spule nach Kapitel 6 "Quarzkochbuch" nicht gelingen wollte, der HC00 ignorierte den Quarz und schwang lustig, wo er wollte und nicht sollte... Es wurde aber auch nur mit dieser Spule aus einem 10,7 MHz-ZF-Filter herumexperimentiert. Egal: Teiler läuft mt dem Serien-C zur Spule einwandfrei stabil ab 3 Volt und erfüllt mehr als seinen Zweck: Erheblich frequenzstabiler als der Standard 4 MHz-Quarz in der Schaltung des vorhergehenden Beitrags.
Die Symmetrie der 17 kHz-Rechteck-Schwingung ist auch ganz ordentlich: Da das Ausgangs-Signal am höchstwertigsten Bit 2Q3 ("O7") abgenommen wird, geht das Signal nach 128 Takten des Vorteilers auf "H", es bleibt dann noch weitere 117 Takte auf H. (bis O0 den Reset auslöst)
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